A CXMT, maior fabricante de memória RAM da China, iniciou a produção experimental de módulos de memória HBM3E, mas o sucesso será difícil em um futuro próximo. O rendimento da CXMT está abaixo de 25%, enquanto o “padrão ouro” da indústria de semicondutores para produção em massa é de 80%, segundo a publicação coreana Chosun.
Fonte da imagem: cxmt.com
Considerada líder mundial em HBM3 (e HBM3E acelerado), a SK hynix alcançou um rendimento de 90% desde o início da produção em massa em 2022. Especialistas apontam as dificuldades no domínio da tecnologia de interconexão através do silício (TSV), necessária para o empilhamento vertical das camadas de DRAM, como a principal razão para o fracasso da CXMT. O rendimento da empresa chinesa em chips HBM3E de oito camadas na fase de preparação de componentes (front-end) é de aproximadamente 30%; daqueles que passam por essa fase, apenas 70% são considerados válidos na fase de fabricação (back-end). Em outras palavras, de cada 100 unidades HBM3E lançadas na produção, quase 80 falham nos testes finais.
A CXMT fornece pequenos lotes de chips HBM3E para empresas chinesas, incluindo a T-Head (parte do Alibaba) e a Cambricon, e continua trabalhando para aumentar o rendimento. O problema não reside na tecnologia de produção dos chips DRAM em si — não há queixas sérias sobre os chips DRAM padrão que a CXMT produz usando seu processo G4 (17 nm). No entanto, os chips DRAM projetados para operação HBM possuem uma área de superfície maior e devem atender a especificações mais rigorosas do que os produtos padrão. Garantir os padrões de qualidade para esses produtos é significativamente mais difícil, mesmo seguindo o mesmo processo de fabricação, de acordo com especialistas entrevistados pelo Chosun. Embora a CXMT tenha conseguido garantir qualidade suficiente na produção de DRAM padrão, as dificuldades surgem na conversão para HBM.
A fabricante chinesa encontrou dificuldades comO desenvolvimento da tecnologia TSV. Esta tecnologia envolve interconexões microscópicas de cobre que perfuram verticalmente as camadas de DRAM para transmitir sinais elétricos. Isso requer o afinamento de placas individuais de platina da DRAM para algumas dezenas de micrômetros, a perfuração de milhares de minúsculos orifícios no silício e o preenchimento desses orifícios com cobre. O desalinhamento ou o preenchimento inadequado de um único orifício pode resultar em defeitos, tornando esse processo um dos mais complexos na fabricação de semicondutores.
Acredita-se que seja nessa área que a diferença tecnológica entre a CXMT e os principais fabricantes seja maior. Enquanto os chips HBM2 da Samsung possuem mais de 5.000 conexões TSV por die e os HBM3 da SK hynix mais de 8.000, o número da CXMT gira em torno de 3.000. Ao reduzir esse número, a CXMT sacrificou a produtividade para diminuir a complexidade de fabricação, mas seu rendimento ainda era inferior ao da Samsung e da SK hynix. Já em 2024, a SK hynix admitiu que seu rendimento de TSV estava na faixa de 40 a 60%.
A perda de rendimento também ocorre durante o processo de acabamento (back-end), que envolve o empilhamento e a conexão mecânica dos dies. Se mesmo um deles estiver desalinhado, uma bolha de ar microscópica pode se formar na área de conexão, ou as camadas podem se deformar sob compressão térmica, resultando na rejeição de toda a estrutura multicamadas. À medida que o número de camadas aumenta, também aumentam os pontos de falha potenciais, tornando a produção exponencialmente mais complexa. Ou seja, ao passar de um layout de 8 para 12 camadas, os desafios da tecnologia CXMT se tornarão desproporcionalmente maiores.
Portanto, especialistas concluem que a tecnologia TSV só poderá ser estabilizada na prática após muitos anos de experiência. A empresa chinesa rapidamente reduziu a diferença na tecnologia de produção de DRAM, mas fazer o mesmo com a TSV em curto prazo será muito difícil. Por outro lado, a Samsung aumentou seu rendimento de HBM4 de menos de 60% para 80% em apenas seis meses; portanto, tirar conclusões sobre a CXMT, com seu rendimento de 20 a 25%, seria prematuro.