Em determinado momento, a memória HBM, caracterizada por um arranjo vertical de múltiplos chips, foi proposta especificamente para aumentar a largura de banda e a capacidade em um espaço limitado. No entanto, os requisitos de capacidade de memória e largura de banda dos chips aceleradores claramente excederam as capacidades dos fabricantes de HBM, então eles decidiram “realocá-la” do chip da GPU.
Fonte da imagem: Nvidia, ZDNet
Como explica a ZDNet, citando um fabricante de memória sul-coreano, os engenheiros da empresa estão considerando mover a HBM (memória de alto desempenho) de um pacote compartilhado com a GPU para uma placa de circuito impresso separada. A transferência de dados em alta velocidade será alcançada por meio de interfaces ópticas que conectarão o bloco de memória à GPU. Essa configuração aumentará a capacidade de memória HBM disponível para uma única GPU em várias vezes. Segundo a fonte, os fabricantes de HBM já estão discutindo esse conceito com seus clientes.
O método anterior de escalonamento da capacidade da HBM, que consistia em aumentar o número de camadas na pilha, eventualmente se tornará obsoleto. Memórias com uma pilha de 16 camadas já estão sendo propostas, e o número de camadas eventualmente aumentará para 20, mas a complexidade e o custo de produção dessa memória aumentam exponencialmente. Aumentar o número de chips HBM ao redor da GPU também é problemático, pois eles não podem ser espaçados o suficiente da GPU sem perder velocidade de transferência de dados. Resta, portanto, trabalhar em uma interface mais rápida que permita conexões mais longas sem sacrificar o desempenho.
Encontrar um local para acomodar os chips HBM é um desafio à parte, já que a placa de circuito impresso (PCB) do acelerador de GPU já está densamente povoada com diversos componentes. É possível que os chips de memória sejam alojados em sua própria PCB menor, montada na parte traseira da PCB principal como uma segunda camada. Essa nova abordagem para o posicionamento da HBM também requer aprovação das empresas de encapsulamento de chips, pois elas precisarão implementarinterface óptica.