Especificações do PCI Express 6.0 saindo dentro do cronograma: introdução da revisão 0.3

O PCI Special Interest Group (SIG) reafirmou, na prática, seu objetivo de introduzir uma versão final das especificações do PCI Express 6.0 em 2021. Tudo o que é necessário para isso é aderir ao cronograma aprovado anteriormente para a emissão de revisões de rascunho (intermediárias). Ontem, uma equipe de desenvolvimento deu o primeiro passo nesse caminho – introduziu uma revisão das especificações 0.3 para o PCI Express 6.0.

Perseguindo a sombra: a conclusão da especificação do PCI Express 6.0 muda de 2025 para 2021

Para o PCI-SIG, é importante manter o cronograma, pois a saída da especificação final do PCI Express 4.0 foi atrasada em 7 anos, enquanto o ritmo foi escolhido anteriormente para apresentar cada nova versão a cada três anos. O advento da IA ​​e do aprendizado de máquina no horizonte enfatizou ainda mais a importância de aumentar a velocidade da troca no barramento PCI Express. Portanto, as especificações do PCI Express 5.0 foram adotadas dentro de um cronograma apertado na primavera deste ano e, em julho, foi anunciado que os grupos de trabalho do PCI-SIG haviam começado a desenvolver as especificações do PCI Express 6.0.
A publicação das especificações do PCI Express 6.0 versão 0.3 permite começar a explorar uma nova interface e dar os primeiros passos no design de soluções. E o que estudar lá. Embora as especificações do PCI Express 6.0 garantam compatibilidade com as especificações anteriores do PCI Express, elas trarão duas importantes e quase incompatíveis com as especificações das especificações anteriores (talvez a compatibilidade com versões anteriores exija mecanismos complexos para alternar os modos de codificação).
Primeiro, o mecanismo de transmissão será alterado de transmitir uma sequência de pulsos sem retornar a zero (NRZ, sem retorno a zero) ou com codificação PAM4 de 0 e 1 a quatro níveis (modulação de pulso de amplitude). Além disso, a transição para a codificação PAM4 exigirá novos mecanismos de correção de erros, que serão correção excessiva do FEC (requer correção direta de erros) com correção direta. Ambas as tecnologias foram usadas pela primeira vez para suportar a interface de sinalização PCI Express. Em vez disso, a especificação do PCI Express 6.0 promete dobrar a velocidade de troca nas linhas de comunicação para 64 gigatransações por segundo (em termos de 8 linhas).
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