Os especialistas expressaram repetidamente a opinião de que agora o volume de produção dos mesmos aceleradores de computação NVIDIA para sistemas de inteligência artificial é limitado não pelas capacidades da TSMC para processar wafers de silício, mas pela sua capacidade de testar e embalar os chips correspondentes nas quantidades certas. A direção da empresa promete eliminar os gargalos em cerca de um ano e meio.
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Isto foi afirmado pelo presidente da TSMC, Mark Liu, de acordo com a Nikkei Asian Review, no evento da indústria SEMICON que ocorre atualmente em Taiwan. Segundo ele, as restrições existentes são temporárias e devem ser eliminadas até o final de 2024. Mark Liu admitiu que o problema reside precisamente na capacidade da TSMC de testar e empacotar um número limitado de chips com layout espacial complexo, que incluem os aceleradores NVIDIA A100 e H100.
Como explica um representante da TSMC, este ano a demanda por embalagens de chips CoWoS aumentou repentinamente, triplicando. “Agora não conseguimos satisfazer 100% das necessidades dos clientes, mas tentamos cobrir pelo menos 80%”, admitiu o chefe do conselho da TSMC. A situação, para ele, é temporária e, à medida que a capacidade de testes e embalagens de chips se expandir, o problema será eliminado dentro de um ano e meio. Numa recente conferência de relatórios trimestrais, a administração da TSMC prometeu duplicar a capacidade de produção principal até ao final de 2024. Isso será facilitado pela construção de uma nova instalação de teste e embalagem de chips em Taiwan, na qual a TSMC investirá US$ 2,9 bilhões.
De acordo com Mark Liu, a indústria de semicondutores deve aceitar “uma mudança de paradigma”. Para continuar a aumentar o número de transistores em chips, os fabricantes devem fazer maior uso de layouts espaciais complexos. Se agora os principais aceleradores puderem combinar até 100 bilhões de transistores, de acordo com a administração da TSMC, nos próximos dez anos esse número aumentará dez vezes, para mais de 1 trilhão. Tal progresso será possível devido à combinação de vários cristais em uma só embalagem.
A propósito, a Intel planeja quadruplicar sua capacidade de empacotamento e testes de chips até 2025, bem como redirecionar suas empresas que utilizam tecnologias litográficas desatualizadas para esse tipo de serviço.