A solução de problemas com inteligência artificial é acompanhada pelo processamento de enormes quantidades de dados, que quase sempre excedem as capacidades da memória cache do processador. Portanto, para IA, a memória dentro do processador e com alta eficiência energética seria o ideal. Essa memória foi proposta separadamente por pesquisadores dos Estados Unidos e da Bélgica.
Célula de memória sem capacitor (laranja – óxido de índio dopado com tungstênio, amarelo – portas do transistor de paládio, verde – dreno de níquel e eletrodos de fonte, azul – dielétrico de óxido de háfnio). Fonte da imagem: University of Notre Dam
Como você sabe, a DRAM RAM clássica é um circuito de um transistor de controle e um capacitor (1T1C) que armazena uma carga, então 1 é escrito na célula ou é descarregado, o que significa 0. O consumo de energia vai tanto para escrever dados quanto para ler (quando Ao ler, o capacitor perde parte da capacidade e deve ser reabastecido), bem como para regenerar dados em todas as células com uma frequência de aproximadamente a cada 64 ms. Pesquisadores da Universidade de Notre Dame, nos Estados Unidos, propuseram resolver o problema na raiz e apresentaram uma célula DRAM sem capacitor, mas com dois transistores – 2T0C.
A ideia é que a porta de um transistor seja um pequeno capacitor. Então, um transistor no circuito desempenha o papel de um transistor de controle (o da esquerda no diagrama abaixo) e o segundo armazena a carga (informações). Além disso, no circuito proposto, os dois transistores operam independentemente, um dos quais grava dados e o outro lê. Por exemplo, se a porta do segundo transistor contém uma carga, ela está aberta e uma corrente flui por ela que pode ser “lida”.
O problema com a implementação do circuito proposto é exatamente uma coisa – evitar a autodescarga na porta do transistor de “memória”. Portanto, os pesquisadores estão procurando materiais semicondutores que minimizem as correntes de fuga e as correntes por meio de transistores no estado desligado. O silício comum não é adequado para isso. Na Universidade de Notre Dame, por exemplo, um protótipo de célula 2T0C foi feito usando óxido de índio dopado com 1% de tungstênio (IWO). Argumenta-se que o circuito resultante tem correntes de fuga duas a três ordens de magnitude menores que as do silício.
Pesquisadores do centro belga Imec usaram outros materiais no esquema 2T0C, a saber, a combinação de IGZO (óxido de índio, gálio e zinco) já conhecido dos monitores Sharp. Porém, para a fabricação da memória 2T0C, os processos técnicos clássicos usando IGZO não se adequaram e tiveram que ser modificados significativamente. Mas a memória do Imec acabou sendo quase não volátil. Os belgas tiveram um tempo médio de retenção de 200 segundos na célula 2T0C e 25% das células mantiveram a carga por mais de 400 segundos, o que é milhares de vezes mais longo do que no caso das células DRAM convencionais. Além disso, o Imec espera ser capaz de trazer o tempo de retenção de dados em células 2T0C sem regeneração para 100 horas ou mais.
Diagrama esquemático de uma célula de memória 2T0C. Fonte da imagem: University of Notre Dam
Finalmente, as células de memória 2T0C, uma vez que não possuem capacitores de volume muito grande, podem ser fabricadas nas camadas de trabalho dos processadores ou acima delas. Isso significa que o processador pode ser dotado de uma quantidade de memória tão grande que todos os dados de trabalho cabem na memória do processador. Que não seja um cache, mas ainda estará muito mais próximo (e mais rápido em termos de acesso) da lógica do processador do que os módulos DRAM.
Todos juntos serão capazes de elevar a execução de algoritmos de IA a níveis novos e inatingíveis hoje. Os computadores comuns também podem se transformar. Resta apenas esperar por tudo isso.