No próximo VLSI 2023 Symposium em junho, a Kioxia e a WD apresentarão um artigo sobre a memória 3D NAND mais avançada da atualidade, com mais de 300 camadas. Também serão apresentadas tecnologias que aumentarão a velocidade da memória flash, para as quais várias medidas foram tomadas, incluindo o aumento do número de planos em cada camada – matrizes de células que operam separadamente.
Compreensão geral da estrutura de NAND 3D multicamadas. Fonte da imagem: Western Digital
É fácil entender que os parceiros seguirão o caminho do paralelismo crescente no trabalho do 3D NAND. Mais matrizes de células individuais em um chip (planos ou planos) – mais dados podem ser processados simultaneamente. Hoje, tradicionalmente existem dois ou quatro desses em um chip, mas a Kioxia e a WD aumentaram o número de aviões para oito.
Mas isso não é tudo! A nova memória com 210 camadas ativas (embora a mesma técnica possa ser implementada no recentemente anunciado 218-layer 1-Tbit 3D TLC NAND) envolve a leitura de duas células de memória adjacentes com um pulso de clock (strobe). Os parceiros chamam essa abordagem de “um pulso-dois estroboscópios” e também aumenta a largura de banda da nova memória. Em sua forma mais pura, isso reduz o tempo geral de leitura da memória em 18%.
Outra inovação foi a introdução de um decodificador de endereço de linha híbrido (X-DEC). A nova memória, com oito áreas de células separadas em cada camada, condensou bastante a fiação, o que poderia piorar a latência de leitura. A transferência de dados entre a memória e o host também foi acelerada com a redução da área de solicitação de dados na direção X em até 41%. O decodificador mitiga todos esses efeitos da complexidade da arquitetura e design do chip e reduz a latência para 40 ms, o que é ainda melhor do que os chips NAND 3D de 128 camadas seriais de ambas as empresas (eles têm esse valor para 56 ms).
Como resultado, o paralelismo e a arquitetura aprimorada aumentam o rendimento da memória de 210 camadas para 205 MB/s. É verdade que para isso, obviamente, você terá que criar controladores bastante complexos. Existe o risco de o controlador não conseguir lidar com a distribuição de carga em oito planos em cada camada e 210 camadas acima, e isso será acompanhado por uma diminuição no desempenho em vez de seu aumento. Acrescentamos que a velocidade de operação para cada contato do barramento de dados será de 3,2 Gb / s – como o novo NAND 3D padrão de 218 camadas. Portanto, todas essas descobertas já podem ser implementadas em microcircuitos produzidos em massa.
Além de desenvolver estruturas de 8 planos, os parceiros apresentarão uma solução para criação de NAND 3D com mais de 300 camadas. Para isso, é necessário aumentar o comprimento dos canais verticais e melhorar sua qualidade – deve ser bom com margem para microcircuitos “mais altos”. Para atingir esses objetivos, as empresas planejam usar o chamado método de recristalização lateral assistida por metal (MILC).
O silicieto de níquel é usado para remover impurezas e eliminar defeitos no canal. Com base na tecnologia, as empresas criaram um chip experimental de 112 camadas com orifícios de 14 mícrons. As medições mostraram que o ruído de leitura é reduzido em pelo menos 40% e a condutância do canal é aumentada em dez vezes, tudo sem comprometer a confiabilidade da célula. A memória com mais de 300 camadas, aliás, também foi apresentada na forma de projeto ou mesmo de protótipo de SK Hunix, e também poderemos ouvir no próximo simpósio.
Finalmente, um relatório da Tokyo Electron é esperado. Este fabricante de ferramentas de gravação está prestes a revelar um método para gravar rapidamente canais verticais de 10 mícrons (10 µm) para NAND 3D de 400 camadas sem consumo excessivo de energia ou uso de substâncias tóxicas. Diz-se que a tecnologia de gravação dielétrica de alta proporção (HAR) usa uma etapa de pastilha criogênica e uma nova química de gás para criar canais de 10 mícrons de altura com um perfil de corrosão “superior” em apenas 33 minutos e com 84% de carbono reduzido pegada. Estamos aguardando detalhes.