Em dezembro, no IEDM 2019, o TSMC falará em detalhes sobre a tecnologia de processo de 5 nm.

Como sabemos, em março deste ano, a TSMC lançou uma produção piloto de produtos de 5 nm. Isso aconteceu na nova fábrica da Fab 18 em Taiwan, construída especificamente para produzir soluções de 5 nm. A produção em massa usando a tecnologia de processo de 5 nm N5 é esperada no segundo trimestre de 2020. Até o final desse ano, será lançado o lançamento de chips baseados na produtiva tecnologia de processo de 5 nm ou N5P (desempenho). A presença de chips experimentais permite à TSMC avaliar as capacidades de futuros semicondutores lançados com base na nova tecnologia de processo, que a empresa discutirá em detalhes em dezembro. Mas algo pode ser aprendido hoje com as solicitações abstratas enviadas pelo TSMC para palestras no IEDM 2019.

A tecnologia de processo N5 TSMC mostra um aumento de 15% na produtividade e 7 opções de tensão de controle

Antes de esclarecer os detalhes, lembre-se do que sabemos das instruções anteriores do TSMC. Argumenta-se que, comparado com a tecnologia de processo de 7 nm, o desempenho líquido dos chips de 5 nm aumentará 15% ou o consumo diminuirá 30%, se o desempenho permanecer inalterado. A tecnologia de processo N5P adicionará outros 7% em produtividade ou 15% em economia de consumo. A densidade da disposição dos elementos lógicos aumentará 1,8 vezes. A célula SRAM será dimensionada 0,75 vezes.

A tecnologia de processo TSMC de 5nm promete a menor célula SRAM do setor

Na produção de chips de 5 nm, a escala de uso dos scanners EUV atingirá o nível de produção madura. A estrutura do canal do transistor será alterada, possivelmente devido ao uso de germânio em conjunto ou em vez de silício. Isso fornecerá maior mobilidade de elétrons no canal e maiores correntes. O processo envolve vários níveis de tensão de controle, o mais alto dos quais proporcionará um aumento de desempenho de 25% em comparação com o mesmo no processo de 7 nm. A potência do transistor para as interfaces de E / S varia de 1,5 V a 1,2 V.

O canal FinFET com maior mobilidade eletrônica é apresentado para o transistor

Na produção de furos passantes para metalização e contatos, serão utilizados materiais com resistência ainda menor. Para a fabricação de capacitores de alta densidade, será utilizado um circuito metal-dielétrico-metal, o que aumentará a produtividade em 4%. Em geral, o TSMC mudará para o uso de novos isoladores de baixo K. Um novo processo “seco” de gravação reativa de íons metálicos (RIE) aparecerá no esquema de processamento de wafer de silício, que substituirá parcialmente o damasco tradicional usando cobre (para contatos de metal menores que 30 nm). Também pela primeira vez, uma camada de grafeno (para evitar a eletromigração) será usada para criar uma barreira entre condutores de cobre e um semicondutor.

O experiente conversor SerDes de 5 nm é 10% mais rápido em velocidades de até 130 Gb / s

A partir dos documentos do relatório de dezembro sobre o IEDM, podemos concluir que vários parâmetros de chips de 5 nm serão ainda melhores. Portanto, a densidade dos elementos lógicos será maior e atingirá 1,84 vezes. Também haverá uma célula SRAM menor, com uma área de 0,021 μm2. Com o desempenho do silício experimental, tudo está em ordem – foi obtido um aumento de 15% e uma possível redução de 30% no consumo no caso de congelamento de altas frequências.

Uma Máscara EUV substitui cinco convencionais (para um laser de 193 nm)

A nova tecnologia de processo permitirá escolher entre sete valores de tensão de controle, que adicionarão variedade ao processo e produtos de desenvolvimento, e o uso de scanners EUV simplificará definitivamente a produção e a tornará mais barata. De acordo com o TSMC, a mudança para scanners EUV fornece uma melhoria de 0,73 vezes na resolução linear em comparação com a tecnologia de processo de 7 nm. Por exemplo, para produzir as camadas de metalização mais críticas das primeiras camadas, em vez de cinco Máscaras comuns, você precisará de apenas uma Máscara EUV e, consequentemente, de apenas um ciclo tecnológico em vez de cinco. A propósito, preste atenção à precisão dos elementos no chip ao usar a projeção EUV. Beleza e nada mais.
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