Os argumentos de que os componentes semicondutores devem ficar mais baratos com a transição para um processo “mais fino” não levam em conta a realidade atual da indústria, que indica um aumento nos custos dos fabricantes à medida que diminui o tamanho dos transistores em um chip. Especificamente, a TSMC cobrará dos clientes cerca de US$ 20.000 por wafer para tecnologia de 3 nm, contra US$ 16.000 para tecnologia de 5 nm.
O recurso DigiTimes tradicionalmente compartilha cálculos semelhantes e representantes da Tom’s Hardware publicaram informações detalhadas sobre esse tópico. De acordo com fontes não oficiais, o aumento no custo de um wafer de silício de 300 mm com chips de 3 nm para US$ 20.000 será devido a um aumento no número de camadas processadas usando litografia EUV. Já no âmbito da tecnologia de 5 nm, o número dessas camadas pode chegar a 14 peças e, com a transição para a tecnologia de 3 nm, só vai crescer. Para a TSMC, isso significará um aumento na necessidade de scanners EUV, cada um custando pelo menos $ 150 milhões. Os produtos de litografia EUV também têm um ciclo de produção bastante longo e, em termos de giro de capital, isso também aumenta os custos do fabricante .
Tudo isso implica que a TSMC será forçada a repassar o aumento de custo para as carteiras dos clientes, e os produtos de 3nm por wafer serão mais caros. Um dos primeiros clientes da TSMC a receber chips de 3 nm pode muito bem ser a Apple. Ele sente a necessidade de reduzir o tamanho dos transistores e aumentar a densidade de sua colocação, enquanto está pronto para comprar chips em grandes quantidades. Tal esquema de cooperação é benéfico para ambas as partes, não se pode descartar que a Apple, como maior cliente da TSMC, poderá contar com algumas concessões de preços. Para comparação, em 2018, um wafer com produtos de 7 nm foi estimado em US$ 10.000 e, em 2004, um wafer com componentes de 90 nm custava aos clientes da TSMC não mais que US$ 2.000. Um aumento notável no custo dos chips foi observado desde meados da década passada,