Em abril de 2025, no Simpósio de Tecnologia da América do Norte, a TSMC anunciou que havia iniciado a produção em massa de chips usando a tecnologia de processo N3P já no quarto trimestre de 2024. Essa plataforma de 3 nm de terceira geração mantém total compatibilidade com designs de chips de 3 nm legados e é voltada para aplicações em que alto desempenho e baixo consumo de energia são essenciais, desde dispositivos de consumo até data centers.
Fonte da imagem: TSMC
A tecnologia N3P é uma compressão óptica da tecnologia de processo anterior N3E. Mantendo as mesmas regras de design e compatibilidade com blocos de chip, ele proporciona até 5% de ganho de desempenho com o mesmo nível de corrente de fuga ou redução de 5 a 10% no consumo de energia nas mesmas frequências. Além disso, em projetos com proporções padrão de elementos lógicos, SRAM e analógicos (50%, 30% e 20%, respectivamente), o N3P proporciona um aumento de 4% na densidade do transistor.
O aumento da densidade de integração no N3P é obtido pela melhoria dos parâmetros ópticos do processo litográfico, em vez de alterar as regras de design, o que facilita o dimensionamento mais eficiente de todas as estruturas funcionais do chip. Essa vantagem é especialmente evidente em projetos dominados por SRAM, onde a alta densidade de integração é crítica. Atualmente, a tecnologia de processo é usada para atender aos pedidos de produção dos principais clientes da empresa.
A TSMC esclarece que o desenvolvimento da linha de tecnologia de processo de 3 nm não se limita ao nó N3P. O próximo passo será a tecnologia de processo N3X de 3 nm, com produção em massa planejada para o segundo semestre de 2025. Esta versão está focada em atingir velocidades máximas de clock e, de acordo com estimativas internas da empresa, fornece um aumento de 5% no desempenho máximo com um consumo de energia fixo, ou uma redução de 7% no consumo de energia com uma frequência constante em comparação ao N3P.
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A principal diferença da tecnologia de processo N3X é o suporte para tensão de alimentação de até 1,2 volts, o que é um valor anormalmente alto para um nó de processo de 3 nm. Isso permite que os chips atinjam a frequência máxima de clock (Fmax), o que é especialmente importante para processadores do segmento de cliente. Entretanto, essa possibilidade está associada a sérias limitações tecnológicas: a potência devido às correntes de fuga pode aumentar em até 250%. Portanto, ao projetar chips baseados em N3X, é necessário um equilíbrio de engenharia entre desempenho e parâmetros térmicos do dispositivo.
Kevin Zhang, vice-presidente sênior de desenvolvimento de negócios e vendas globais e vice-diretor de operações da TSMC, observou que a empresa continua a otimizar suas tecnologias de processo mesmo depois que elas passaram para a produção em massa. A transição para um novo nó tecnológico exige investimentos significativos dos clientes, incluindo o desenvolvimento de chips dentro do ecossistema, disse ele. Portanto, a estratégia da TSMC visa otimizar continuamente as tecnologias já implementadas para que os clientes possam manter a eficiência de seus investimentos anteriores por mais tempo.
A TSMC tradicionalmente lança múltiplas iterações de um único nó de processo dentro de um único kit de desenvolvimento, o Process Development Kit (PDK). Um exemplo é a série de tecnologia de processo N5 e N4, que inclui as versões N5P e N4P e N4C, respectivamente. Essa abordagem permite que a empresa faça o uso mais eficiente de equipamentos tecnológicos caros e permite que os clientes reduzam custos reutilizando blocos de IP. Os nós N3P e N3X continuam organicamente essa estratégia dentro da família de tecnologias de processo de 3 nm.
Apesar do foco intenso nos próximos processos baseados em GAA de 2 nm, a maior parte dos processadores de clientes que chegarão ao mercado nos próximos trimestres serão fabricados usando processos da família N3. Essas soluções incluem smartphones, tablets e computadores de nova geração, cujo lançamento está previsto para 2025 e depois.
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