IBM e Rapidus descobriram como tornar os chips de 2 nm produtivos ou energeticamente eficientes

IBM e Rapidus prepararam um relatório para a conferência IEDM 2024 no qual relataram o progresso na produção em massa de chips de 2 nm. Os parceiros desenvolveram um método para produzir modificações de alto desempenho e baixo consumo de chips de 2 nm. Ambos os processos técnicos são totalmente controláveis ​​e serão colocados em prática no Japão, na fábrica de Rapidus, até o final da década.

Fonte da imagem: IBM

A IBM começou a desenvolver transistores gate-all-around (GAA) baseados em uma pilha de canais de transistor feitos de nanopáginas há mais de 10 anos, juntamente com a Samsung. Então seus caminhos divergiram. A Samsung começou a desenvolver de forma independente a ideia dos transistores GAA, e a IBM, há dois anos, assumiu como parceira a empresa japonesa Rapidus, que foi criada como uma resposta japonesa à TSMC. Os parceiros pretendem que a Rapidus se torne o centro global de fabricação contratada de semicondutores a partir de 2027. Isso é bem possível se algo irreparável acontecer repentinamente com a TSMC, e pode haver muitas mudanças na região do Pacífico nos próximos cinco anos.

Ao mudar para a produção de transistores de 2 nm, todos os fabricantes, incluindo IBM e Rapidus, abandonaram os transistores FinFET. Os canais do transistor retornaram da posição vertical para a horizontal e foram apresentados na forma de vários níveis de nanofios ou nanopáginas localizados um acima do outro dentro de um único transistor. Os canais revelaram-se nanoestruturas completamente rodeadas por portões. Isso possibilitou manter as correntes de operação, embora os próprios transistores tenham ficado ainda menores.

As empresas enfrentaram o desafio de produzir pequenos transistores em massa para que os componentes individuais não fossem contaminados por materiais destinados a terceiros. A IBM e a Rapidus superaram amplamente esse problema e também demonstraram a capacidade de produzir transistores GAA com diversas tensões de limiar nos canais: alta para eletrônica de baixa potência e baixa para eletrônica de alto desempenho.

Na conferência IEDM 2024, IBM e Rapidus apresentaram a tecnologia para reduções seletivas de camada – o espaço entre canais semicondutores tipo n e tipo p. Dependendo da espessura deste espaço, a tensão limite irá variar de maior para menor. A espessura é definida na fase de produção do transistor e determina se o chip será produtivo ou eficiente em termos energéticos. Os parceiros apresentaram duas opções de processo: SLR1 e SLR2. A tecnologia SLR1 fornece uma tensão de limite alto e SLR2 – uma tensão baixa.

Além disso, a IBM e a Rapidus conseguiram reduzir significativamente a contaminação do substrato isolante sob os transistores com íons durante o processamento de chips a plasma durante o processo de produção – gravação.

Kazuyuki Tomida, gerente geral da Rapidus US, também observou: “A tecnologia Multi-Vt [tensão multi-limiar] é um componente crítico de nossa arquitetura nanopage. A publicação conjunta deste artigo de pesquisa com a IBM Research na conferência IEDM representa um marco importante para o Rapidus. Essa conquista fortalece nossa confiança na realização de nosso objetivo de fabricar em Hokkaido em nossa instalação avançada de semicondutores, IIM.”