Os fabricantes de chips RAM, seguindo o exemplo de seus colegas do segmento de chips lógicos, estão introduzindo o uso da litografia EUV, mas isso acarreta aumento de custos. Para justificar isso, de acordo com representantes da SK Hynix, os chips de memória precisam passar a usar um arranjo vertical de transistores, e então o custo real da memória diminuirá ainda mais.
Fonte da imagem: SK Hynix
Os comentários correspondentes de Seo Jae Wook, responsável pela pesquisa científica na SK hynix, são fornecidos pelo recurso sul-coreano The Elec. A abordagem clássica do uso da litografia EUV na produção de chips de memória, segundo ele, dificilmente pode ser considerada racional do ponto de vista de seu impacto no custo. Mas se você passar a usar transistores com arranjo vertical (VG ou 4F2), então a área do cristal de memória pode ser reduzida em 30% em comparação com a tecnologia clássica 6F2 e, em combinação com EUV, esse arranjo reduzirá custos pela metade.
A Samsung Electronics também está considerando a possibilidade de produzir a chamada DRAM 3D com transistores “verticais”, como o SK hynix, esta empresa espera utilizar processos tecnológicos com padrões inferiores a 10 nm. A indústria de RAM não pode mais confiar apenas no empacotamento de transistores planares, uma vez que a implementação de equipamentos EUV, neste caso, torna-se excessivamente cara. Mas em combinação com uma nova estrutura de transistor, a introdução da litografia EUV pode se justificar, como observam representantes da SK Hynix. No entanto, a introdução de um novo layout de transistor exigirá o uso não apenas de novos equipamentos, mas também de novos materiais na produção de chips DRAM. Muito provavelmente, a tecnologia não se enraizará na produção em massa antes de 2027. A Samsung pretende introduzir DRAM multicamadas na próxima década.