Os processadores atuais são normalmente pequenos em tamanho, mas a TSMC, maior fabricante terceirizada de semicondutores do mundo, está desenvolvendo uma nova versão de sua tecnologia de encapsulamento de chips CoWoS que pode permitir que projetos com até 9,5 vezes o tamanho da fotomáscara (7.885 mm²) sejam construídos em wafers de 120 x 150 mm (18.000 mm²). O desempenho desses gigantes será 40 vezes maior que o dos processadores modernos. Mas esse não é o limite.
Fonte da imagem: TSMC
Quase todos os processadores modernos de alto desempenho projetados para trabalhar em data centers já têm um design multichip. À medida que a demanda por soluções mais rápidas cresce, os desenvolvedores estão procurando integrar ainda mais silício em seus sistemas. Para atender a essa demanda, a TSMC está expandindo suas capacidades de encapsulamento de chips e tornando-as ainda maiores. No evento Simpósio de Tecnologia da América do Norte, a empresa exibiu seu roteiro 3DFabric: os interpositores crescerão muito além das capacidades das tecnologias atuais.
A versão atual da tecnologia de embalagem CoWoS da TSMC permite o uso de interpositores com uma área de até 2831 mm² — três vezes maior que o tamanho máximo da fotomáscara: o padrão EUV é 858 mm², e a TSMC usa 830 mm². Esse limite já foi atingido pelos aceleradores de IA AMD Instinct MI300X e NVIDIA B200 com dois grandes chiplets lógicos e oito pilhas de memória HBM3 ou HBM3E. Entretanto, para processadores futuros isso não é mais suficiente. No ano que vem, mais ou menos, a TSMC apresentará uma nova tecnologia de embalagem CoWoS-L que suporta interpositores de até 4.719 mm² de área — cerca de 5,5 vezes a área de uma fotomáscara padrão. Esse pacote incluiria até 12 pilhas de memória e exigiria um substrato maior de 100 x 100 mm (10.000 mm²). Soluções construídas nessa arquitetura permitirão um aumento de três vezes no desempenho da computação em comparação aos desenvolvimentos atuais. Isso é suficiente, por exemplo, para aceleradores NVIDIA Rubin com 12 pilhas HBM4, mas será necessário aumentar a potência no futuro.
No futuro, a TSMC pretende oferecer aos clientes interpositores com área de até 7885 mm² — 9,5 vezes maior que a máxima fotomáscara possível — colocados em um substrato de 120 x 150 mm. Para efeito de comparação, o tamanho padrão de uma caixa de CD é de aproximadamente 125 x 142 mm. No ano passado, a empresa falou sobre designs multichip medindo 120 x 120 mm (cerca de oito vezes o tamanho de uma fotomáscara), e o crescimento desse número parece refletir a demanda do cliente. Tal projeto incluiria quatro componentes com chips SoIC empilhados verticalmente (por exemplo, um chip N2 ou A16 sobre uma lógica N3), doze pilhas HBM4 e chips de E/S adicionais.
A TSMC tem clientes que exigem o mais alto desempenho possível e estão dispostos a pagar por isso. Para eles, a empresa oferece a tecnologia System-on-Wafer (SoW) – a produção de chips do tamanho de um wafer de silício. Até agora, apenas a Cerebras e a Tesla aproveitaram essa oportunidade, mas a TSMC está confiante de que outros clientes se juntarão a eles. A tecnologia SoW-X atualizada, baseada em CoWoS, permitirá a criação de aceleradores de IA multichip do tamanho de um wafer semicondutor, nos quais memória HBM e conexões ópticas podem ser instaladas. A implementação do SoW-X está planejada para 2027.
Processadores com áreas de máscara de 9,5 ou até mesmo do tamanho de wafers exigem esforços significativos de fabricação e montagem. Um dos principais problemas continua sendo o fornecimento de energia: esses chips exigem quilowatts de energia e alta corrente. Está cada vez mais difícil para os fabricantes de servidores resolverem esse problema sozinhos, então ele terá que ser abordado no nível do sistema. A TSMC propõe integrar circuitos integrados de gerenciamento de energia monolíticos (PMICs) com interconexões verticais passantes (TSVs) fabricadas usando tecnologia N16 FinFET e indutores on-wafer em pacotes CoWoS-L com interpositores RDL (Redistribution Layer). Isso permitirá que a energia seja roteada através do substrato, reduzindo a distância entre as fontes de alimentação e os cristais ativos, o que por sua vez reduzirá a resistência parasita e melhorará a integridade da energia no sistema.
PMICs feitos usando tecnologia N16 permitem controle mais preciso sobre o fornecimento de energia aos processadores, afirma a TSMC. Isso é especialmente importante em projetos com vários núcleos e vários chips, onde as cargas de trabalho podem mudar rapidamente, mas o sistema deve permanecer estável. O circuito fornece regulação fina com escalonamento dinâmico de tensão (DVS) com um determinado valor de corrente; Em comparação com as abordagens tradicionais, a densidade de potência aumenta cinco vezes. Capacitores de vala profunda (eDTC/DTC) incorporados no interposer ou substrato de silício fornecem alta densidade de desacoplamento de até 2500 nF/mm² e melhoram a estabilidade de energia próxima ao die, garantindo uma operação confiável mesmo sob rápidas mudanças de carga. Este projeto melhora a eficiência do DVS e melhora a resposta transitória, ambos essenciais para gerenciar a eficiência energética em sistemas complexos de vários núcleos e vários chips. A abordagem da TSMC reflete uma mudança em direção à otimização no nível do sistema: o fornecimento de energia agora é visto como parte integrante do silício, da embalagem e do design geral, em vez de uma função separada para cada componente.
Aumentar o tamanho do interpositor terá implicações no design do sistema, particularmente em termos do fator de forma da embalagem. O substrato de 100 x 100 mm quase atinge o limite do formato OAM 2.0 (102 x 165 mm); O substrato previsto de 120 x 150 mm já o excede, e novos padrões para encapsulamento de módulos e layout de placas provavelmente precisarão ser implementados. Além disso, esses sistemas de sistema em pacote (SiP) geram uma quantidade enorme de calor. Para resolver esse problema, os fabricantes já estão explorando novos métodos de resfriamento, incluindo resfriamento líquido direto, que a NVIDIA usa no GB200/GB300 NVL72, bem como tecnologias de resfriamento por imersão que podem ajudar a lidar com a saída de calor de processadores de vários quilowatts. E esse é um desafio que a TSMC não conseguirá resolver no nível do chip ou do SiP — pelo menos por enquanto.