A era dos semicondutores lógicos 3D, capazes de superar as limitações da miniaturização de chips, chegará mais cedo do que o esperado — uma façanha pela qual os engenheiros da Samsung se empenharam consideravelmente. Eles alcançaram um avanço na estrutura multicamadas e construíram o menor transistor do mundo projetado para encapsulamento 3D, segundo o Seoul Economic Daily.
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O novo componente foi desenvolvido por engenheiros do departamento de Lógica TD do Centro de Pesquisa de Semicondutores da Samsung Electronics. Eles apresentaram suas conquistas na implementação de um transistor de efeito de campo empilhado tridimensional (3D Stacked FET, ou 3DSFET) na conferência VLSI Symposium 2026. Esta é a primeira demonstração na indústria de uma estrutura 3D viável industrialmente com um espaçamento entre transistores de apenas 42 nm — um valor recorde, superando o mínimo anterior da indústria de 48 nm.
As tecnologias para posicionar componentes semicondutores em uma determinada área atingiram seus limites. A Samsung é considerada a primeira empresa do setor a alcançar um avanço em estruturas verticais, onde os componentes são empilhados uns sobre os outros. Os chips lógicos melhoram à medida que o número de transistores em uma determinada área aumenta, mas a distância entre eles não pode ser reduzida indefinidamente: os isolantes que bloqueiam a interferência elétrica ficam mais finos, levando a falhas. Com o empilhamento vertical, a limitação na espessura do isolante horizontal desaparece — o isolante entre os transistores superior e inferior é posicionado verticalmente e não ocupa área adicional no chip.
Esse conceito foi implementado inicialmente em semicondutores de memória V-NAND e HBM e agora foi transferido para chips lógicos. Principais avanços técnicos: o número de nanofolhas de canal (a película ultrafina por onde a corrente flui) foi aumentado para três na parte superior e três na parte inferior — o número máximo para transistores empilhados em 3D até o momento. Anteriormente, a conexão entre os transistores superior e inferior era feita ao longo de um caminho em forma de C na lateral; agora,Cientistas coreanos aplicaram a ligação vertical direta usando a tecnologia RBC (RX Bounded Contact) — uma perfuração em forma de “I” de orifícios estreitos e profundos, seguida pelo preenchimento com isolante e metal sem deixar vazios. Além disso, foi implementada a tecnologia de Isolamento Dielétrico Intermediário (MDI) — um isolante dielétrico intermediário de precisão para separar transistores do tipo n e do tipo p.
Os cientistas demonstraram um bom desempenho elétrico tanto para n-FETs quanto para p-FETs, além de uma uniformidade aceitável nos wafers. Eles esperam que a comercialização dessa tecnologia ajude a mudar o cenário do design de chips para sistemas de IA e computação de alto desempenho. Dobrar o número de transistores na mesma área dobrará a eficiência energética e, em teoria, o desempenho. Os engenheiros da Samsung descreveram sua implementação como um marco inovador: o próximo passo é criar circuitos de teste, como blocos SRAM, para verificar a funcionalidade da lógica 3D completa.