A JEDEC, organização responsável por definir as especificações padrão de memória, está finalizando o SPHBM4 (Standard Package High Bandwidth Memory), um novo padrão de memória projetado para fornecer a largura de banda total do HBM4 com uma interface estreita de 512 bits, maior capacidade e custos de integração mais baixos devido à compatibilidade com substratos de PCB tradicionais. Se essa tecnologia for amplamente adotada, preencherá muitas lacunas nos mercados que o HBM poderia atender.
Fonte da imagem: Micron
Embora os chips HBM com interface de 1024 bits ou 2048 bits ofereçam desempenho e eficiência energética incomparáveis, sua integração requer uma quantidade significativa de espaço valioso no silício dentro de processadores de alto desempenho. Isso limita o número de stacks HBM em um chip e, consequentemente, a capacidade de memória suportada por aceleradores de IA, impactando tanto o desempenho de aceleradores individuais quanto as capacidades de grandes clusters que os utilizam.
O encapsulamento padrão SPHBM4 resolve esse problema reduzindo a largura da interface de 2048 bits para 512 bits com serialização 4:1 para manter a mesma taxa de transferência. A JEDEC não especifica se a “serialização 4:1” se refere a quadruplicar a taxa de transferência de dados de 8 GT/s no HBM4 ou a introduzir um novo esquema de codificação com frequências de clock mais altas. No entanto, o objetivo é claro: manter a taxa de transferência geral do HBM4, mas dentro de uma interface de 512 bits.
Os encapsulamentos SPHBM4 usarão um núcleo HBM4 padrão, simplificando o projeto do controlador (pelo menos no nível lógico) e garantindo que a capacidade por pilha permaneça no mesmo nível do HBM4 e do HBM4E (64 GB por pilha HBM4E), cuja interface será convertida para um barramento mais estreito. Teoricamente, isso significa que a capacidade de memória do SPHBM4 poderia quadruplicar em comparação com o HBM4, mas, na prática, os projetistas de chips de IA provavelmente buscarão equilibrar a capacidade de memória com maiores capacidades de computação e versatilidade, visto que a área do chip de silício se torna mais cara a cada novo processo de fabricação.
Por que não?É possível usar memória SPHBM4 em placas de vídeo para jogos, oferecendo assim maior largura de banda com um aumento de custo modesto em comparação com GDDR7 ou potencialmente GDDR7X com codificação PAM4?
Projetada para fornecer largura de banda equivalente à HBM4, a memória SPHBM4 prioriza fundamentalmente o desempenho e a capacidade em detrimento de outras considerações, como consumo de energia e custo. Embora a SPHBM4 seja menos cara que a HBM4 ou HBM4E, ela ainda requer encapsulamento multicamadas, que é fisicamente maior e, portanto, mais caro do que os chips DRAM padrão, um chip de interface base, processamento TSV, processos de fabricação de chips comprovados e montagem de encapsulamento avançada. Essas etapas representam a maior parte do custo e apresentam baixa escalabilidade com o aumento do volume de produção em comparação com a GDDR7 padrão, que se beneficia do enorme mercado de consumo e jogos, encapsulamentos mais simples e montagem de PCB consolidada. Substituir vários chips GDDR7 por um único chip SPHBM4 aprimorado pode, na verdade, aumentar os custos em vez de reduzi-los.
Embora o barramento de memória de 512 bits continue sendo uma interface complexa, a JEDEC afirma que o SPHBM4 permite a integração 2.5D em substratos de PCB comuns e elimina a necessidade de interconexões caras, reduzindo significativamente os custos de integração e potencialmente aumentando a flexibilidade do projeto. Além disso, graças à sua interface padrão de 512 bits, o SPHBM4 oferece um custo menor (devido à produção em volume possibilitada pela padronização) em comparação com outras soluções.C-HBM4E, que utiliza interfaces UCIe ou projetos proprietários.
Em comparação com soluções baseadas em silício, o roteamento por tectólito permite caminhos elétricos mais longos entre o SoC e as pilhas de memória, reduzindo potencialmente as restrições de encapsulamento em pacotes maiores e possibilitando que uma maior capacidade de memória seja colocada mais próxima do pacote do que é possível atualmente.